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VHDL : signal & variable la différence

    11 mai 2013 à 23:30:56

    bonjour à  tous ! 
    j'ai trouvé cet exercice sur internet 

    voici l'exercice : 

    Process (A,S)

    variable V : std_logic ;

    Begin V :=A ;

    S <= V;

    V :=S ;

    T <=V;

    end Process ;

    Supposer que S vaut ‘0’ , et A change de l’état ‘0’ à l’état ‘1’.

    1.Quelle est la valeur de S à la fin du process , avant le delta délai?

    2.Quelle est la valeur de V à la fin du process , avant le delta délai?

    3.Après l’exécution du process et après le delta délai,S et T prennent leurs nouvelles valeurs,que valent S ,T et V?

    4.Après la première exécution du process et après le delta délai, que se passe-t-il?

     voici maintenant ma réponse s'il vous plait pouvez vous m'aider à corriger mes erreurs s'ils existent ^^

    reponse au question 1 : S reste '0' avant le delta delai .

    reponse au question 2 : v = 1 

    reponse au question 3 : S<= '1' , T <='1' , V = '1' 

    reponse au question 4 : S<= '1' , T <='1 et V n'existe pas en dehors du process 

    merci beaucoup pour votre attention  :)

    -
    Edité par abderrazzek 12 mai 2013 à 15:01:53

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    VHDL : signal & variable la différence

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