bonjour tout le monde !

je suis débutante en VHDL , concernant les variables : que ce passe à la valeur de V à la fin du process , avant le delta délai ?

si on donne comme exemple ce petit code 

process (a,s)
variable V : std_logic;
Begin
   V :=A;
   S <= V;
   V :=S;
   T <=V;
end process ;

supposons que S vaut ‘0’,et A change de l’état ‘0’ à l’état ‘1’

merci beaucoup 

Je ne comprends pas la question :

* d'une part parce que "que ce passe à la valeur de V à la fin du process , avant le delta délai ?" n'est pas une phrase correcte, y compris dans sa syntaxe.

* tu parles de la valeur de V à la fin du process. Ca n'a aucune impostance : v, c'est une variable, c'est un sucre syntaxique. Quelle valeur a T à la fin du process, c'est une question qui se défend, mais V, à la fin du process, on s'en fout.

salut !

Merci pour ta reponse
j'ai poser cette question car je sais que les signaux s et t prennent  leur nouvelle valeur aprés un delta délai , je veux savoir si v prend sa nouvelle valeur de la méme maniére que S et T ou non ? 

Et bien non, V n'est ni une entrée ni une sortie du système, V n'existe pas en dehors du process. Le process est l'équivalent d'une expression logique dépendant de A, S et T. V n'est pas un signal réel, et ne subit pas les délais des signaux réels.

salut !

d'accord j'ai compris merci beaucoup pour votre aide